Szczegóły Szczegóły PDF BIBTEX RIS Tytuł artykułu PyHLS: Intermediate Representation for Versatile High-Level Synthesis Tytuł czasopisma International Journal of Electronics and Telecommunications Rocznik 2025 Wolumin vol. 71 Numer No 4 Autorzy Cieszewski, Radosław Afiliacje Cieszewski, Radosław : Faculty of Electronics and Information Technology, Institute of Electronics Systems, Warsaw University of Technology, Poland Słowa kluczowe High-Level Synthesis ; intermediate representation ; FPGA ; Real-Time Systems ; triggers ; microinstructions ; modularity ; AI tiles Wydział PAN Nauki Techniczne Zakres 1-7 Wydawca Polish Academy of Sciences Committee of Electronics and Telecommunications Data 22.10.2025 Typ Article Identyfikator DOI: 10.24425/ijet.2025.156531 ; eISSN 2300-1933 (since 2013) ; ISSN 2081-8491 (until 2012) <div class="test"></div>